01
Lattice FPGA时钟架构概览
全局时钟网络、区域时钟、高速时钟与PLL/DLL的基本概念。
架构时钟网络
02
全局时钟资源详解
主时钟输入引脚、全局时钟缓冲器（GBUF）与全局时钟网络的连接方式。
GBUF全局时钟
03
区域时钟资源详解
区域时钟缓冲器（RBUF）与局部时钟域的应用场景。
RBUF局部时钟
04
高速时钟与SERDES
高速收发器时钟域、参考时钟与恢复时钟的分配。
SERDES收发器
05
PLL（锁相环）原理
鉴频鉴相器、电荷泵、环路滤波器与VCO的工作机制。
PLLVCO
06
Lattice PLL原语详解
PLL_B、PLL_D、PLL_E等原语的参数配置与端口说明。
原语PLL_B
07
PLL分频与倍频设计
整数分频、小数分频的实现方法与精度分析。
分频倍频
08
PLL相移与占空比调整
动态相移、固定相移与输出占空比配置。
相移占空比
09
DLL（延迟锁相环）原理
与PLL的区别、DLL在时钟去偏斜中的应用。
DLL去偏斜
10
Lattice DLL原语详解
DLL_DELAY、DLL_PHASE等原语的使用方法。
DLL_DELAY原语
11
时钟分频基础
偶数分频、奇数分频与半整数分频的Verilog实现。
Verilog分频
12
基于计数器的分频器设计
模N计数器、同步复位与异步复位分频器。
计数器复位
13
基于状态机的分频器设计
利用FSM实现任意占空比的分频时钟。
FSM占空比
14
时钟使能（Clock Enable）技术
全局时钟使能与局部时钟使能的实现。
时钟使能CE
15
门控时钟（Gated Clock）设计
与门控、或门控、锁存器门控的优缺点。
门控时钟低功耗
16
多时钟域设计基础
跨时钟域同步、亚稳态与单比特同步器。
CDC亚稳态
17
时钟域交叉（CDC）验证
CDC路径分析、同步器链与仿真检查。
验证同步器
18
时钟树综合（Clock Tree Synthesis）
Lattice FPGA中的时钟布线策略。
CTS布线
19
时钟约束与时序分析
使用Lattice Radiant/LSE进行时钟约束设置。
约束时序
20
时钟抖动与相位噪声
周期抖动、长期抖动与相位噪声对系统的影响。
抖动相位噪声
21
低功耗时钟设计
时钟门控、动态频率调整与多电压域时钟管理。
低功耗门控
22
时钟复位策略
异步复位同步释放、时钟域复位同步器设计。
复位同步释放
23
基于PLL的时钟生成实例
生成100MHz、50MHz、25MHz多路时钟。
PLL实例
24
基于DLL的时钟去偏斜实例
消除板级时钟延迟。
DLL去偏斜
25
动态时钟切换设计
无毛刺时钟切换电路（Glitch-Free MUX）的实现。
无毛刺切换
26
时钟分频器IP核使用
Lattice Clarity IP库中的Clock Divider核配置。
IP核Clarity
27
时钟监控与故障检测
时钟丢失检测、频率监测电路设计。
监控故障
28
高速接口时钟设计
DDR3、LVDS、MIPI D-PHY的时钟分配。
DDR3LVDS
29
多FPGA系统时钟同步
主从时钟同步、SysRef与SyncE概念。
同步SysRef
30
综合案例：基于Lattice ECP5的千兆以太网时钟系统设计
ECP5平台，千兆以太网时钟分配与验证。
ECP5千兆以太网